未来三星电子 HBM 内存再升级：定制化缩减 I/O 面积、内置加速器创新

瞄准未来：三星电子再次突破，HBM内存全面升级，定制化设计搭载加速器引领行业潮流

　　 3月17日消息，三星电子代表宋宰赫在2月举行的IEEE ISSCC 2025全体会议上，对未来HBM内存的技术发展方向进行了展望。他提出了两种思路，一是通过定制版本减少I/O区域的占用面积，二是将加速器单元直接集成到基础芯片中。

　　 当前的HBM内存与xPU处理器之间的连接依赖数千个PHY/I/O接口实现互联，而定制版本则采用了更为高效的Die-to-Die裸片间互联技术。这种设计不仅缩小了两颗芯片之间的距离，还大幅减少了所需的I/O数量，在提升性能的同时实现了更优的能效表现。

　　 同时，D2D互联在面积占用方面优于现有方案，这使得xPU和BaseDie能够集成更多的芯片IP。

　　 在定制化的HBM结构中，值得关注的一点是，LPDDR控制器与PHY以及HBM控制器已经从xPU芯片迁移至HBM Base Die之中。这一变化不仅优化了整体架构的设计布局，还可能进一步提升数据传输效率与性能表现。在我看来，这种设计上的调整体现了半导体行业对更高集成度和更低延迟需求的积极响应。通过将关键组件整合到单一基底上，不仅能够简化系统设计流程，还可能带来成本效益的显著改善。这无疑为未来高性能计算领域的创新发展提供了新的思路和可能性。

　　 当前的HBM内存与处理器通过2.5D封装结合在一起，这种结构导致在数据传输过程中损耗了大量功耗。

　　 未来的高带宽内存（HBM）技术或将采用3D集成的方式，即将加速器单元直接嵌入到基础芯片内部，加速器通过硅通孔（TSV）与DRAM芯片实现直连。这种设计避免了传统结构中复杂的中介层，从而提升了数据传输的能效表现。

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